Altifigence Academy
← Việc học của tôi

Thiết kế RTL: Đường dữ liệu và pipeline

Mục lục khóa học

Mục lục khóa học
01Quy ước số và số học
Chuyển phương trình thành quy ước đường dữ liệuKhái niệm
Độ rộng, mở rộng dấu và tràn sốKhái niệm
Thực hành: mô hình tham chiếu ALU tám bitThực hành
Kiểm tra: bit nhớ và tràn số có dấuKiểm tra
02Truyền thanh ghi và điều khiển
Đọc phép truyền thanh ghi tại các cạnh xung nhịpKhái niệm
Lập lịch tài nguyên dùng chung bằng FSMKhái niệm
Quy ước thời gian cho yêu cầu và phản hồi bộ nhớKhái niệm
Kiểm tra: giữ kết quả đã hoàn thànhKiểm tra
03Thời gian và thông lượng pipeline
Lưu toàn bộ giao dịch tại ranh giới pipelineKhái niệm
Độ trễ, thông lượng và khoảng khởi phátKhái niệm
Thực hành: theo dõi hai tầng và các ô trốngThực hành
Kiểm tra: ý nghĩa của II=1Kiểm tra
04Điều khiển luồng ready-valid
Sự kiện chấp nhận và tính ổn định khi dừngKhái niệm
Thiết kế thanh ghi co giãn một ôKhái niệm
Thực hành: kiểm tra 1024 mẫu dừngThực hành
Kiểm tra: đếm giao dịch đang dừngKiểm tra
05FIFO và ranh giới xung đột
FIFO trống, đầy và truyền đồng thờiKhái niệm
Phụ thuộc, xung đột tài nguyên và chuyển tiếpKhái niệm
Duy trì đối soát giao dịch qua xóa luồng và đặt lạiKhái niệm
Kiểm tra: thay thế trong FIFO đầyKiểm tra
06Kiểm chứng và bộ tính luồng
Kết hợp bảng theo dõi với bất biến cục bộKhái niệm
Thực hành tổng kết: FIFO và bộ tính luồng hai tầngThực hành
Đo hiệu năng và đánh giá thiết kếKhái niệm
Kiểm tra cuối: dừng không mất dữ liệu và tháo hếtKiểm tra

Lựa chọn áp dụng cho trình duyệt này. Có thể đổi ở chân trang bất cứ lúc nào.

Lưu trữ cần thiết

Hỗ trợ đăng nhập an toàn, dữ liệu học tập, cài đặt hiển thị và lựa chọn quyền riêng tư.

Luôn bật

Không dùng công cụ theo dõi quảng cáo hay phân tích. Lựa chọn được lưu 180 ngày, độc lập với đăng nhập và chấp nhận điều khoản.