Золотые модели и классификация ошибок

Проверяйте значения, порядок и время

Правильность включает форму тензора, каждый выходной код, канал/пространственный порядок, приём передач и завершение. Используйте широкую целочисленную прямую свёртку как золотой эталон и вычисляйте окна плюс развёрнутые скалярные произведения другой структурой. Меньше общего кода — меньше общих ошибок. Ручные примеры могут выявить совместную ошибку обеих моделей.

Сравнивайте накопление,повторное квантование,ReLU и пулинг отдельно. Несовпадение аккумулятора указывает на адресацию,порядок ядра,связность групп,инициализацию bias или ширину. Равные аккумуляторы с разными выходными кодами указывают на масштаб,нулевую точку,округление или насыщение. Равные значения на разных координатах — на порядок выходов. Ошибки только при паузах — на продвижение состояния или обратное давление.

Разобранная классификация несовпадений

Вход 3×3 [1,2,3;4,5,6;7,8,9] и ядро [1,2;3,4] дают [37,47;67,77]. Результат [23,33;53,63] начинается с 23 вместо 37, совпадая с примером перевёрнутого ядра. Исследуйте ориентацию. Результат [37,67;47,77] содержит правильные значения на транспонированных координатах. Исследуйте порядок строк/столбцов. Это диагностические подсказки, а не окончательные доказательства: проверьте реальные адреса и произведения.

Выбирайте углы для тестов дополнения; центральная позиция никогда не проверяет выход за границы. Ошибки сырого дополнения исчезают при нулевой точке ноль, поэтому включайте ненулевую точку, например 128, и асимметричное дополнение. Добавляйте знаковые минимумы, большие bias и точные половины округления для выявления дефектов, пропускаемых малыми положительными отсчётами.

Сохраняйте конфигурацию,масштабы/нулевые точки,случайное начальное значение,первую несовпадающую координату,ожидаемые и фактические значения. Сохраняйте соответствующее окно и веса. При паузах сравнивайте записи принятых входов/выходов на пропуски и дубликаты. Равенство количеств не доказывает правильный порядок.

Соотносите свидетельства с областью. Упражнения Node проверяют арифметику и простую оценку расписания. Синтаксис SystemVerilog,симуляция,синтез,частота,мощность,работа с файлами установленной DDS и точность модели требуют собственных свидетельств выполнения. Помечайте невыполненные проверки соответственно. Следующая работа выполняет угловые примеры; итоговая сравнивает полный малый путь и сообщает явные измерения.