メモリ要求と応答のタイミング契約

メモリは単なる大きなレジスタ配列ではない

メモリのインターフェースには容量だけでなくタイミングの契約も必要です。非同期読み出しでは、アドレスが変わると組み合わせ出力が変わります。同期読み出しはエッジでアドレスをサンプリングし、その後に出力を変えます。この2つのモデルでは異なるスケジュールが必要です。デバイスのメモリリソースへの推論も、記述方法と対象ツールに依存します。ここでは同期読み出しを備える16個の8ビットエントリを定義します。

エッジkでアドレスとタグをサンプリングします。対応するデータと遅延させたタグはそのエッジ後に現れ、最初に消費できる機会はエッジk+1です。1サイクル読み出しは即時の組み合わせ応答を意味しません。応答validも同じだけ遅らせる必要があります。遅延した値に現在の入力タグを組み合わせると、連続する要求の対応が崩れます。

logic [7:0] mem [0:15];
logic [7:0] rd_data;
logic [3:0] rd_tag;
logic rd_valid;
always_ff @(posedge clk) begin
  if (wr_en) mem[wr_addr] <= wr_data;
  rd_valid <= req_valid;
  if (req_valid) begin
    rd_data <= mem[req_addr];
    rd_tag <= req_tag;
  end
  if (rst) rd_valid <= 1'b0;
end

この動作モデルでは、同じアドレスを同時に読み書きすると古い値を返します。ノンブロッキング代入が更新前の状態を読むためです。実際のメモリプリミティブには明示的な衝突モードと制限があります。AMD UG901の読み書きモードを参照し、対象と合成結果で意図したモードを確認してください。validのリセットは配列の初期化ではありません。

このスケジュールは消費側がストールしないことを前提にしています。エッジ3でストールすると、次の応答がrd_dataを上書きする可能性があります。応答用の記憶領域を追加するか、すでに処理中の応答も含めて空き容量に基づき要求を制限してください。値を検査する前に、テスト用メモリを明示的に初期化します。応答データだけでなくアドレスとタグの対応も検証してください。値が正しくても別の要求に付いていれば失敗です。