正解モデルと失敗の分類

値、順序、時間を検査する

正しさにはテンソル形状、全出力コード、チャネル・空間順序、転送受け入れ、完了が含まれます。広い整数の直接畳み込みを正解参照とし、別構造でウィンドウと平坦化内積を計算します。共有コードが少ないほど共通の失敗を減らせます。手計算例は両モデルが同時に誤る場合も検出できます。

累積、再量子化、ReLU、プーリングを別々に比較します。アキュムレータ不一致ならアドレス、カーネル順、グループ接続、バイアス初期化、幅を疑います。同じアキュムレータでコードが異なるならスケール、ゼロ点、丸め、飽和です。同じ値が別座標なら出力順序、停止時だけの失敗なら状態進行やバックプレッシャーを疑います。

不一致分類の例

3×3入力[1,2,3;4,5,6;7,8,9]とカーネル[1,2;3,4]は[37,47;67,77]を生成します。[23,33;53,63]は最初が37でなく23で、反転カーネル例と一致するため向きを調べます。[37,67;47,77]は正しい値が転置座標にあり、行列順を調べます。これは診断の手掛かりで最終証明ではありません。実アドレスと積を検査してください。

パディングテストには角を選びます。中央位置では範囲外動作を試せません。ゼロ点0では生パディング誤りが消えるため、128などの非ゼロ点と非対称パディングを含めます。符号付き最小値、大きなバイアス、完全な中間丸め値を追加し、小さな正サンプルが見逃す欠陥を露呈させます。

設定、スケール・ゼロ点、乱数シード、最初の不一致座標、期待値と実値を残します。関係する入力ウィンドウと重みを保存します。停止下では受け入れた入出力記録を比較し、欠落と重複を調べます。数の一致だけでは順序を証明しません。

証拠を範囲に合わせます。Node演習は算術と簡単なスケジュール見積もりを検証します。SystemVerilog構文、シミュレーション、合成、周波数、電力、インストール済みDDSのファイル操作、モデル精度にはそれぞれ独自の実行証拠が必要です。未実行を明記します。次の実習では境界例を実行し、最後は完全な小さい経路を比較して明示的な測定を報告します。