RTL डिज़ाइन: डेटापाथ और पाइपलाइन
संख्यात्मक और चक्र संबंधी अनुबंध तय करें, फिर ALU, नियंत्रक, पाइपलाइन और ready-valid बफ़रिंग डिज़ाइन करें। चलाए जा सकने वाले संदर्भ मॉडल की चार प्रयोगशालाएँ स्ट्रीमिंग गणना की समापन परियोजना से पहले अंकगणितीय सीमाओं, स्टॉल, FIFO और क्रम की जाँच करती हैं।
आप क्या सीखेंगे
- बिट चौड़ाई, चिह्नयुक्तता, कैरी और ओवरफ़्लो के अनुबंधों में अंतर करना
- रजिस्टर स्थानांतरण, FSM नियंत्रण और समकालिक मेमोरी का समयक्रम तय करना
- विलंबता, थ्रूपुट और आरंभ अंतराल की गणना करना
- बिना डेटा खोए ready-valid स्टॉल और FIFO की सीमाओं को संभालना
- हैज़र्ड और रीसेट की जाँच करने वाले स्कोरबोर्ड बनाना
- स्वतंत्र मॉडल से स्ट्रीमिंग गणना की समापन परियोजना सत्यापित करना
शुरू करने से पहले
ब्राउज़र के ये अभ्यास शैक्षिक मॉडल इस्तेमाल करते हैं; वे HDL को संकलित या चलाते नहीं हैं। दिए गए स्रोत को अलग से चलाने के लिए अपने ऑपरेटिंग सिस्टम की Digital Design Studio गाइड का पालन करें और ज़रूरत होने पर साइन इन करें।
इंस्टॉलेशन और पहली शुरुआत ↗ · डाउनलोड ↗पाठ्यचर्या
- संख्यात्मक और अंकगणितीय अनुबंध
- समीकरण को डेटापाथ अनुबंध में बदलेंअवधारणा
अंकगणित के साथ बिट चौड़ाई, स्वीकार करने की घटनाएँ और वैध परिणाम भी स्पष्ट करें।
- बिट चौड़ाई, चिह्न विस्तार और ओवरफ़्लोअवधारणा
संख्यात्मक उदाहरणों से व्याख्या, विस्तार और चौड़ाई घटाने में अंतर समझें।
- प्रयोगशाला: आठ बिट का ALU संदर्भ मॉडलप्रयोग
स्वतंत्र प्रोग्राम में ADD, SUB, AND, XOR, कैरी और बॉरो जाँचें।
- जाँच: कैरी और चिह्नयुक्त ओवरफ़्लोजाँच
चिह्नरहित और चिह्नयुक्त व्याख्या में संख्यात्मक सीमाओं का अंतर समझें।
- रजिस्टर स्थानांतरण और नियंत्रण
- क्लॉक किनारों पर रजिस्टर स्थानांतरण पढ़ेंअवधारणा
पुरानी और अगली स्थिति अलग करें तथा देखें कि enable संग्रहीत मान कैसे बनाए रखता है।
- FSM से साझा संसाधनों का समयक्रम तय करेंअवधारणा
एक योजक से चार मान जोड़ें और स्थिति परिवर्तन तथा कैप्चर स्पष्ट करें।
- मेमोरी अनुरोध और उत्तर के समय अनुबंधअवधारणा
समकालिक पठन, विलंबित टैग और एक ही पते की टक्कर में अंतर समझें।
- जाँच: पूर्ण परिणाम सुरक्षित रखनाजाँच
DONE में वितरण और अगले अनुरोध की स्वीकृति अलग रखें।
- पाइपलाइन समय और थ्रूपुट
- पाइपलाइन सीमाओं पर पूरा लेनदेन संग्रहीत करेंअवधारणा
योग और स्केलिंग को बाँटें तथा valid, टैग और चौड़ाई साथ रखें।
- विलंबता, थ्रूपुट और आरंभ अंतरालअवधारणा
एक लेनदेन के विलंब और निरंतर पूर्णता दर की अलग गणना करें।
- प्रयोगशाला: दो चरण और बुलबुले ट्रेस करेंप्रयोग
पुरानी स्थिति से अगली स्थिति निकालें और आउटपुट टैग, मान तथा किनारे तुलना करें।
- जाँच: II=1 का अर्थजाँच
चरणों की संख्या और निरंतर थ्रूपुट में भ्रम न करें।
- Ready-valid प्रवाह नियंत्रण
- स्वीकृति घटनाएँ और स्टॉल में स्थिरताअवधारणा
स्रोत और प्राप्तकर्ता की जिम्मेदारी तय करें और स्टॉल किए पेलोड सुरक्षित रखें।
- एक स्थान वाला लचीला रजिस्टर डिज़ाइन करेंअवधारणा
खाली स्थान में इनपुट स्वीकार करें या उसी समय उपयोग हुए आइटम का स्थान लें।
- प्रयोगशाला: 1024 स्टॉल पैटर्न जाँचेंप्रयोग
सभी दस-चक्र ready पैटर्न से मान बनाए रखना, प्रतिस्थापन और खाली करना परखें।
- जाँच: स्टॉल किया लेनदेन गिननाजाँच
valid की अवधि और वास्तविक हैंडशेक संख्या में अंतर करें।
- FIFO और हैज़र्ड की सीमाएँ
- FIFO का खाली, भरा और एक साथ स्थानांतरण व्यवहारअवधारणा
भरे स्थानों की संख्या को पॉइंटर से अलग रखें और सीमाओं पर push/pop स्पष्ट करें।
- निर्भरताएँ, संसाधन हैज़र्ड और फ़ॉरवर्डिंगअवधारणा
ऑपरेशन को पिछले परिणाम की जरूरत हो तो स्टॉल और फ़ॉरवर्डिंग तुलना करें।
- फ़्लश और रीसेट में लेनदेन का हिसाब बनाए रखेंअवधारणा
रद्द करना और वितरण अलग रखें तथा valid स्थिति को अपेक्षित कतारों से मिलाएँ।
- जाँच: भरे FIFO में प्रतिस्थापनजाँच
एक साथ push और pop में भरे स्थानों की संख्या और क्रम निकालें।
- सत्यापन और स्ट्रीमिंग कैलकुलेटर
- स्कोरबोर्ड के साथ स्थानीय अपरिवर्तनीय शर्तें जोड़ेंअवधारणा
स्वीकार लेनदेन से मान, क्रम, भरे स्थान और स्टॉल स्थिरता जाँचें।
- समापन प्रयोगशाला: FIFO और दो चरणों का स्ट्रीमिंग कैलकुलेटरप्रयोग
गहराई-दो इनपुट FIFO, दो लचीले चरण और स्कोरबोर्ड जोड़ें।
- प्रदर्शन मापें और डिज़ाइन समीक्षा करेंअवधारणा
निरीक्षण अवधि तय करें, स्टॉल का कारण खोजें और मॉडल प्रमाण सीमित रखें।
- अंतिम जाँच: हानि रहित स्टॉल और निकासीजाँच
अंकगणित, लंबित काम का हिसाब और पूर्णता शर्तें जोड़ें।